`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/06/07 10:21:47
// Design Name: 
// Module Name: jkcfq
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module jkcfq(clk,Reset,j,k,q);
input  clk ,Reset,j,k;
output q;
reg  q;
always  @(negedge  clk or negedge  Reset  )
   begin  
   if(!Reset) q<=0;
   else  case({j,k})
          2'b00: q<=q; 
          2'b01: q<=0; 
          2'b10: q<=1; 
          2'b11: q<=~q;
      endcase
     end
 endmodule